怎样用VHDL设计含有异步清零和同步时钟使能的10位加法计数器

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千问 · 2010-5-16 10:29:57

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add isport(clr,en,clkin:in std_logic;
---------清零，使能及触发时钟
a,b:in std_logic_vector(9 downto 0);---------加数
c:out std_logic_vector(9 downto 0);----------和
ci:out std_logic
---------进位
);
en