请帮忙设计一个分频器,用VHDL语言写的。32MHz的信号分成8hz与1khz!

[复制链接]
查看11 | 回复1 | 2010-5-16 10:53:23 | 显示全部楼层 |阅读模式
library ieee;use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpin isport( clk_in :in std_logic;---------input clk 32MHz clk_8Hz :out std_logic; clk_1KHz :out std_logic);-------输出clkend fenpin;architecture behav of fenpin issignal cnt8 :natural range0 t
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

主题

0

回帖

4882万

积分

论坛元老

Rank: 8Rank: 8

积分
48824836
热门排行