用Verilog HDL语言进行简单计数器设计

显示全部楼层 · 2010-12-6 08:30:57

1.计数器电路设计。
设计一个0～9的简单计数器。要求用Verilog HDL语言进行程序设计。
2.设计一个共阴极7－4数码管的译码电路，显示0～9的数字。要求用Verilog HDL语言进行程序设计。
2010年12月8号以前有效

千问 · 2010-12-6 08:30:57

上楼给的是计数器啊。不是0～9计数啊。我给你改改。1、计数器module counter (count, clk, reset);output [4:0] count;input clk, reset;reg [4:0] count;always @ (posedge clk or posedge reset)if (reset)
count <= 4'h0;elseif(count<9)
count <= count + 4'h1; else
count<=0;endmodule第二个也不符合要求啊。上楼是不是来赚分的。我给你再改。做为一团之长，我得负

千问 · 2010-12-6 08:30:57

1、计数器module counter (count, clk, reset);output [4:0] count;input clk, reset;reg [4:0] count;always @ (posedge clk or posedge reset)if (reset)
count <= 4'h0;

千问 · 2010-12-6 08:30:57

一个8位译码器你参考一下module encoder(in,out); input [7:0] in; output [2:0] out; reg[2:0] out; always@(in)case(in) 8'b00000001 : out = 3'b000; 8'b00000010 : out =