verilog仿真时，部分reg变量消失

显示全部楼层 · 2010-7-21 19:45:23

大家好，我在用Quartus仿真时，为什么有的变量用reg声明了，但是在仿真时，却不能仿真该变量，变量不能找到，有的可以找到，感觉像是变量被软件优化了。

千问 · 2010-7-21 19:45:23

没错,在综合过程中一些变量是会被优化的.一种常用的调试手段,是将这些内部变量变成输出.带来的麻烦是,module模块需要需要增加输出,尤其是多级调用模块时,会显得比较麻烦.其实如果你需要一般的仿真,只需要用ModelSim就行了,任何内部的变量都可以观察到波形;ModelSim仿真需要自己编写testbench和测试波形,也就是说testbench模块不能有任何的输入,信号完全内部产生.

千问 · 2010-7-21 19:45:23

虽然你定义了REG，但是如果是组合逻辑是不会综合成寄存器的。而是WIRE类型，所以该变量找不到希望能帮助到你，Timothy