用Quartus2 任意设计一个包含4个状态的状态图;将JK触发器的状态图转换为状态表用Verilog HDL描述

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查看11 | 回复1 | 2010-10-14 21:48:38 | 显示全部楼层 |阅读模式
这是两个问题
而且这个程序的状态表怎么在Quartus2中显示出来啊

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千问 | 2010-10-14 21:48:38 | 显示全部楼层
module JK_state(clk ,rst,j,k,q)input clk,rst,j,k;output q;reg q=0;always@(posedge clk or negedge rst)if(!rst)q<=0;elsecase({j,k})2'd0:q<=q;2'd1:q<=0;2'd2:q<=1;2'd3:q<=~q;default:q<=0;endcaseendmodule
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