verilog 可以这样定义吗? reg[0:7] elp[0:55][0:55] ; 如果不可以的话,该怎么改?

[复制链接]
查看11 | 回复2 | 2011-6-14 09:48:46 | 显示全部楼层 |阅读模式
不能。因为verilog只支持二维。其实就是一个储存器。比如reg [7:0] elp [0:55],描述的是一个8位宽度,56个深度的数组。对此储存器的操作只能以8位为单位,即不能对8位中的某一位操作。不知道你的需求是什么?所以不知道怎么改。...
回复

使用道具 举报

千问 | 2011-6-14 09:48:46 | 显示全部楼层
module save(a,b,c,clk);input [3:0] a,b;input clk;output [3:0] c;reg [3:0] d [3:0] [3:0];always@(posedge clk) begind[a]<=a+b;endassign c=d[a]...
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

主题

0

回帖

4882万

积分

论坛元老

Rank: 8Rank: 8

积分
48824836
热门排行