VHDL语言循环设计求教！

显示全部楼层 · 2009-6-17 11:30:25

设计一个电路有一个输入T 三个输出L1 L2 L3
若T=1 则按照如下3步循环：
1.L1=0 L2=0 L3=1
2.L1=0 L2=1 L3=0
3.L1=1 L2=0 L3=0
若T=0 则跳出循环
要求在循环中每一步都先判断是否T=0
请问这个程序怎么设计？

千问 · 2009-6-17 11:30:25

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity led is port( reset: instd_logic; clk : instd_logic; led :out std_logic_vector(2 downto 0));end entity;architecture behave of led issignal cnt : std_logic_vector(24 downto 0);sig...

千问 · 2009-6-17 11:30:25

libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityledisport(reset:instd_logic;clk:inst...

VHDL语言 循环设计求教！

VHDL语言循环设计求教！