用verilog写的一个简单寄存器。。为什么总是port mode is incompatible:b???

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查看11 | 回复2 | 2011-8-11 01:21:13 | 显示全部楼层 |阅读模式
module lock(a,b,clk,out);
input a,b,clk;
output out;
regb,out;
always @(posedge clk)
        begin
                b<=a;
                out<=b;
        end
endmodule

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千问 | 2011-8-11 01:21:13 | 显示全部楼层
因为b是input(估计是不小心写错了),不能为input赋值input a,b,clk;这句话里应该没有b记得采纳...
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千问 | 2011-8-11 01:21:13 | 显示全部楼层
b 被你定义为input 怎么能赋值呢。input a,b,clk;...
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