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在一个quartus中可以同时使用verilog和vhdl2种语言吗？？

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1 | 2009-3-24 11:00:33 | 显示全部楼层 |阅读模式

比如在一个工程文件下
我文件1 用vhdl
文件2 用verilog
然后把文件一文件二模块化
顶层用原理图连接
这样可以吗

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千问 | 2009-3-24 11:00:33 | 显示全部楼层

没有问题的，两种语言都支持。其实最后仿真器都是转换成自己识别的文件格式，和verilog和vhdl就没有关系了`...

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