verilog中寄存器的初始值问题,

显示全部楼层 · 2011-9-13 17:41:44

1、首先，verilog是硬件描述语言，不是软件编程语言，所以没有“执行”的概念，也没有“默认初始值”的概念；2、你这几句描述的是一个组合逻辑循环(combinational Loop)，这是硬件设计里的错误，初学者往往会出现这种错误；3、如果非要把你的东西“转化”为硬件的话，如下图所示：...

千问 · 2011-9-13 17:41:44

输出有wire 通常是用在程序例化的时候才会用到~通常你不用initial语句给寄存器定义初值的话默认结果应该是1~因为你进行与操作而且还取反~所以出来是1~q1和qn1原始值应该是0~！...