如何用Verilog实现3.5分频电路

显示全部楼层 · 2015-11-14 10:04:44

纯粹的数字电路是不能实现3.5分频的。不要求综合的，Verilog可以实现。大致思路是7分频，然后分成2路信号：1路信号不变化，另一路延时180度，然后二个信号相互与。如果问FPGA如何我实现，可以使用时钟管理单元的功能，具体方案如上，只是移相交给锁相环了。Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Auto...

千问 · 2015-11-14 10:04:44

纯粹的数字电路是不能实现3.5分频的。不要求综合的，Verilog可以实现。大致思路是7分频，然后分成2路信号：1路信号不变化，另一路延时180度，然后二个信号相互与。如果问FPGA如何我实现，可以使用时钟管理单元的功能，具体方案如上，只是移相交给锁相环了。...

千问 · 2015-11-14 10:04:44

module CLOCK(
clk,clk2,RSTn) input clk;output clk2;reg rclk2;reg[3:0] count1always @ (posedge clk or negedge RSTn) begin
if(!RSTn)
c...