verilog语言

显示全部楼层 · 2012-12-17 10:58:31

这种写法是不可综合的.因为cnt会始终接地.从仿真语意上中间部分的语意是:遇到in的上升沿cnt就递增.但是如果cnt等于4的时候就会清零,并且翻转out的取值.这里并未对out做初始化所以是x作者想要完成的是一个倍频器in跳变5次out就会翻转一次,out的周期是in的10倍.正确的做法是:module fen10(in,rst,out);//10feninput in;input rst;output reg out;reg [2:0] cnt;always@(posedge in or posedge rst) beginif(rst) begin
cnt <...

千问 · 2012-12-17 10:58:31

每数5个in的上升沿out翻转一次...