verilog 系统时钟的问题

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查看11 | 回复1 | 2011-11-29 17:07:02 | 显示全部楼层 |阅读模式
1 。clk25,clk48只是方便读者了解此时钟的频率,比如clk25一般指25M的clk,clk48一般指48M的clk。他们只是在clk这个名字后面加个后缀,方便而已。2.500HZ的周期是2ms,即高电平持续1ms,低电平再持续1ms,如此反复。如果clk是48M,那么clk的周期就是0.02us,也就是需要50000个clk才能达到1ms的时间。所以你上面的code明显是不对的。呵呵。...
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