module(clk,rst,a,b,out,z);input clk,rst;input [7:0]a,b;output [15:0]out;output [7:0]z;reg [15:0]out;reg [15:0]shifta;reg [7:0]z;//商reg [1:0]k;//根据取值不同进行不同的运算reg [7:0]n;//存放除法中间变量always@(posedge clk)if(!rst)beginout<=16'h0000;z<=8'b00000000;endelsecase(k)2'b00:out<=a+b;2'b01:out<=a-b;2'b10:...
|
