[verilog]利用10M的时钟,设计一个单周期形状的周期波形。为什么报错,高手请进!!

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查看11 | 回复1 | 2013-4-13 08:18:50 | 显示全部楼层 |阅读模式
reg [8:0]count后面要加分号同步逻辑要用非阻塞赋值(=改为<=)...
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