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verilog hdl 语言的for循环会综合成什么
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verilog hdl 语言的for循环会综合成什么
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2012-3-1 23:59:17
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一般来说,for,都是遍历你for的次数,然后逻辑复制你for下面的内容。当然,也不一定,比如你说for复位一个块存储器(矩阵),那自然就是一个复位线而已。...
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千问
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2012-3-1 23:59:17
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首先是for可以综合的,for几次就会把你的电路复制几次,所以在非特殊情况下就最好不要用,当然在testbench就随便用了,当然建议你自己可以写写代码,然后看综合结果,看看for次数不同综合出的有什么不同...
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千问
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2012-3-1 23:59:17
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Tools->Netlist Viewers -> RTL Viewers 自己看...
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千问
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2012-3-1 23:59:17
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千问
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2012-3-1 23:59:17
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for一般只用在testbench中...
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