用Verilog 编程时有的要用触发器编译,有的不有,直接用语言描述,不需知道逻辑图,这两者有何区别

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查看11 | 回复1 | 2012-7-31 10:40:20 | 显示全部楼层 |阅读模式
是的,Verilog有很多描述风格,其实质是一样的,编译后的逻辑网表也一样。...
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