VERILOG怎么样实现顶层文件调用其他模块?

[复制链接]
查看11 | 回复3 | 2013-5-28 11:28:01 | 显示全部楼层 |阅读模式
clku1_clk(clkin,mclk);divu2_div(clkin,counti,bclk1);div1 u3_div1(bclk1,count,wclk1);data u4_data(data_in,bclk1,wclk1,data_out); clk.v, div.v, div1.v data.v须放当前目录并添加到当前project. 并设置谁是top-level或者顶层文件模块module写完后空几行。把子模块的内容拷贝过来,综合后也要设top。如下module audio......endmodule module clk......endmodule module ...
回复

使用道具 举报

千问 | 2013-5-28 11:28:01 | 显示全部楼层
swary正解...
回复

使用道具 举报

千问 | 2013-5-28 11:28:01 | 显示全部楼层
你在端口定义时候将bclk wclk定义成输入了,应该定义输出,数据类型是wire型。而且你这里好多是多余的中间信号。...
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

主题

0

回帖

4882万

积分

论坛元老

Rank: 8Rank: 8

积分
48824836
热门排行