在fpga开发中如何将1HZ的信号进行100倍频变为100hz？

显示全部楼层 · 2013-5-23 09:36:58

你这个简直是很无聊的问题！答案：无法实现，因为尽管是DCM或者PLL,DLL，输入时钟是由最小约束的，一般是在10M左右，倍频系数也在，5M以下已经是不太可能的事情了！这是其一，当然理论上类似于DCM的时钟管理单元可以级联，DCM最大输出时钟也不过240M左右，每个DCM管理单元的倍频系数最高也就16左右。5M最高倍频到80M，5M-240M级联的话理论可行。但是没有人会这么做，浪费宝贵的全局时钟布线不说，DCM也被浪费掉了！所以你这个本身就是很滑稽的问题！不知道你会拿1hz到100HZ去做什么！如果真的用到100HZ时钟，就拿32.768KHz的晶振去做计数器分频吧！分频系数328,2M的晶振也可以嘛！自虐型问题。...

千问 · 2013-5-23 09:36:58

例如可以用20M的时钟采样1Hz的上升沿，每次采样到一个值，就往FIFO里面写100次，然后把FIFO读出来，那么FIFO的读信号fifo_rd_en就可以作为100HZ的信号了。...