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在ise环境下使用verilog语言进行fpga开发，在post-map仿真时如何看到中间结果

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查看11 | 回复3 | 2012-9-15 02:55:54 | 显示全部楼层 |阅读模式
后仿是没办法看到总线的，你可以尝试在综合的时候选择keep hierarchy，即保持层次结构，不要打散，这样对查错有一定的帮助...
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千问 | 2012-9-15 02:55:54 | 显示全部楼层
各类信息给得太少。无法帮你解答。工程不开放的话，建议你从头再检查一遍。...
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千问 | 2012-9-15 02:55:54 | 显示全部楼层
前仿真正确了吗？你这个是不是只是仿真就OK了，到了后仿，为什么不上板抓数据看呢？...
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