做一个基于VHDL的数字频率计,要求该频率计测频范围为0.1Hz~60 MHz,通过使用VHDL语言设计,利用CPLD/FPGA

[复制链接]
查看11 | 回复0 | 2011-5-27 12:25:32 | 显示全部楼层 |阅读模式
分段的程序就是计数器,控制器,锁存器,led显示等那一系列程序我都明白,就是不懂怎样将他们融合到一起,望高手赐教,最好是一段完整的程序,不胜感激!
邮箱:[email protected]
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

主题

0

回帖

4882万

积分

论坛元老

Rank: 8Rank: 8

积分
48824836
热门排行