VHDL中的一个小问题,有关wait语句的。

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查看11 | 回复1 | 2012-9-24 11:56:02 | 显示全部楼层 |阅读模式
你直接吧输入datain作为敏感信号不就行了process (datain)begin
dataout <= not datain;end process;这样应该行的...
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