关于Verilog中的always块仿真时的赋值顺序。

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查看11 | 回复1 | 2012-11-17 21:14:19 | 显示全部楼层 |阅读模式
你的思考方式还停留在C设计。verilog是硬件描述语言,需要从硬件的角度来理解语句。always begin #5 a<=a+1'b1;#5 b<=b+1'b1;end中, #5 a<=a+1'b1; 和 #5 b<=b+1'b1; 2个语句是同时执行的。而always begin #5 a<=a+1'b1; b<=b+1'b1;end中, #5 a<=a+1'b1; 和 b<=b+1'b1; 2个语句是同时执行的。所以,对于b的赋值,第一是#5后发生,第二是没有delay时发生的...
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